CPU Intel Diamond Rapids “Xeon” Akan Menampilkan Ubin “Core Building Block” CBB Terpisah dan Ubin “I/O + Integrated Memory Hub” IMH

CPU Intel Diamond Rapids “Xeon” generasi berikutnya akan membawa dua ubin baru dan terpisah dengan nama kode CBB dan IMH.

CPU Intel Diamond Rapids “Xeon” Dilengkapi CBB Compute dan IMH I/O+IMC Tiles, Juga Mendukung PCIe Gen6

Detail baru dari CPU Intel Diamond Rapids “Xeon” generasi berikutnya telah terlihat dalam patch Kernel. Patch ini mengungkapkan filosofi desain arsitektur Xeon Intel yang akan datang dan bagaimana chip tersebut akan dibuat.

Untuk Diamond Rapids, Intel akan memperkenalkan dua ubin baru. Pertama, kita memiliki “Blok Penyusun Inti” CBB yang akan menjadi ubin komputasi, dan detail utamanya adalah, tidak seperti Granite Rapids, yang menambahkan IMC pada ubin yang sama, Diamond Rapids akan memisahkannya.

IMC atau pengontrol memori terintegrasi akan ditampilkan pada ubin IMH “Integrated I/O & Memory Hub” yang baru. Ini terpisah dari ubin komputasi (CBB), dan Diamond Rapids dikatakan menampilkan hingga dua cetakan IMH ini. @InstLatX64 juga menyarankan bahwa cetakan IMH akan ditempatkan di ubin dasar, mirip dengan cara Clearwater Forest melakukan sesuatu.

Mirip dengan Intel Sapphire Rapids, Diamond Rapids mengandalkan tabel penemuan untuk enumerasi uncore. Perbedaan dan tambahan utama meliputi:

• DMR mungkin memiliki dua cetakan I/O dan Memory Hub (IMH) Terintegrasi, yang terpisah dari cetakan ubin komputasi (CBB). Setiap cetakan CBB dan cetakan IMH memiliki tabel penemuan tersendiri.
• Tidak seperti CPU sebelumnya yang mengambil portal tabel penemuan global secara eksklusif melalui PCI atau MSR, DMR menggunakan PCI untuk penemuan IMH PMON dan MSR untuk penemuan CBB PMON
• DMR memperkenalkan beberapa tipe PMON baru, termasuk SCA, HAMVF, D2D_ULA, UBR, PCIE4, CRS, CPC, ITC, OTC, CMS, dan PCIE6.
• Tidak seperti SPR, penghitung bebas IIO di DMR berbasis MMIO.

melalui Kernel.org